Prozessor- und Rechnerarchitekturen (Master)
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Prozessor- und Rechnerarchitekturen 27.03.2019 Prozessor- und Rechnerarchitekturen (Master) Themen am 27.03.19: Termine + Mögliche Themen des Semesters, Vorstellung einiger „älterer“ , aber auch aktueller Architekturen, Zielvorstellungen vereinbaren. © Ulrich Schaarschmidt HS Düsseldorf, SS 2019 Ihr Dozent und sein Team Ulrich G. Schaarschmidt Raum Gebäude 5, 4. Etage, Raum 032 Telefon: 4351-3144, email: Ulrich.Schaarschmidt@hs-duesseldorf.de Labor: 5.4.041 Telefon: 4351- 3119 Labormanager: Michael Kosub email: Michael.Kosub@hs-duesseldorf.de Laboringenieure: Oliver von Fragstein, David Paul, Email: inflab.ei@hs-duesseldorf.de 27.03.2019 U.G. Schaarschmidt - HS-D 2 HS Düsseldorf (c) U.Schaarschmidt 1
Prozessor- und Rechnerarchitekturen 27.03.2019 Literaturhinweise (die Reihenfolge stellt KEINE Wertung dar!) http://www.cpu-world.com/ www.embedded-world.eu http://www.cpushack.com/ http://media.freescale.com/phoenix.zhtml?c=196 520&p=irol- newsArticle_print&ID=1758193&highlight= http://www.embedded-know-how.com/chips-a- components/article/43-chips-components/1155- technical-highlights.html http://textbooks.elsevier.com/9780124077263 www.bookboon.com (kostenlose eBücher) 27.03.2019 U.G. Schaarschmidt - HS-D 3 Literaturhinweise (die Reihenfolge stellt KEINE Wertung dar!) Herrmann, Paul: Rechnerarchitektur (Aufbau, Organisation und Implementierung, inklusive 64-Bit-Technologie und Parallelrechner) 2011, 4. akt. + erw. Auflage Vieweg + Teubner Verlag (www.viewegteubner.de) Schneider, Uwe; Werner, Dieter (Hrsg.): Taschenbuch der Informatik 4. Auflage, 2001, Fachbuchverlag Leipzig im Carl Hanser Verlag Patterson, David A.; Hennessy, John L.: Rechnerorganisation und Rechnerentwurf 4. Auflage, 2011, Oldenbourg Wissenschaftsverlag Patterson, David A.; Hennessy, John L.: Computer Architecture 5. th Edition 2012, Morgan Kaufmann 27.03.2019 U.G. Schaarschmidt - HS-D 4 HS Düsseldorf (c) U.Schaarschmidt 2
Prozessor- und Rechnerarchitekturen 27.03.2019 Literaturhinweise (die Reihenfolge stellt KEINE Wertung dar!) Tanenbaum, Andrew S.: Computerarchitektur (Strukturen - Konzepte - Grundlagen) 2006, 5. Auflage Pearson Studium (www.pearson-studium.de) www.silica.com (designer’s community) Hrg.: Matthias Sturm: The embedded word TECHNOLOGY REPORT 2010 Embedded world conference / Weka Fachmedien www.embedded-world.eu D. A. Patterson; J. L. Hennessy: Computerorganization and Design (The Hardware/Software Interface) 2014, 5.th ed. Elsevier Inc. (www.elsevier.com) 27.03.2019 U.G. Schaarschmidt - HS-D 5 Literaturhinweise (die Reihenfolge stellt KEINE Wertung dar!) Bakos, Jason D.: Embedded Systems (ARM Programming and Optimization) 2016, Elsevier; Morgan Kaufmann; (www.elsevier.de) Harris, Sarah l:; Harris David Money: Digital Design and Computer Architecture (ARM Edition) 2016, Elsevier; Morgan Kaufmann; (www.elsevier.de) Gadre, Dhananjay V.; gupta, Sarthak: Getting Started wirh Tiva ARM Cortex M4 microcontrollers 2018, Springer (India) Pvt. Ltd 27.03.2019 U.G. Schaarschmidt - HS-D 6 HS Düsseldorf (c) U.Schaarschmidt 3
Prozessor- und Rechnerarchitekturen 27.03.2019 Übersicht Vorlesungen: 3-stündig, mittwochs von 10:00 – 12:15, Vorlesungen mit Seminarcharakter; Jeder Teilnehmer erarbeitet auch eigene Themen als Seminararbeit und berichtet dem Auditorium. Übungen: 1-stündig, mittwochs von 13:00 - 13:45, Besprechung und Vorführung der Hausaufgaben, soweit ausgegeben. 27.03.2019 U.G. Schaarschmidt - HS-D 7 Voraussetzungen Grundlagen der Digitaltechnik, Mikroprozessortechnik, Architektur und Organisation von Rechnersystemen, Softwaretechnik (mit Programmiererfahrung wäre schön). 27.03.2019 U.G. Schaarschmidt - HS-D 8 HS Düsseldorf (c) U.Schaarschmidt 4
Prozessor- und Rechnerarchitekturen 27.03.2019 Ziele Kennenlernen der technischen und taktischen Besonderheiten moderner / aktueller Prozessoren für Workstation, Laptops, Notebook, Netbooks, eingebettete Systeme, Smartphones, Spieldosen, etc. Kennenlernen der Strukturen, um die Rechenleistung zu erhöhen, bzw. die den Energieverbrauch senken, Eigene Fachprüfung (Klausur; PV = Vortrag ausgearbeitet, vorgetragen und abgegeben). Ausarbeitung mit Vortrag ergeben mit der Klausur zusammen die Gesamtpunktezahl (Gesamtnote). 27.03.2019 U.G. Schaarschmidt - HS-D 9 weiteres Ziel: eine gute Note Quelle: Agilent educators corner 27.03.2019 U.G. Schaarschmidt - HS-D 10 HS Düsseldorf (c) U.Schaarschmidt 5
Prozessor- und Rechnerarchitekturen 27.03.2019 Anmerkungen zu den Themen Der Trend geht seit einigen Jahren zu energieeffizienten Rechnersystemen ->green IT für Rechenzentren – und dort nicht nur für die Stromversorgung der Rechner, sondern auch zur Kühlung der Serverfarmen-/Räume, ->also nicht nur bei Embedded Systems. 27.03.2019 U.G. Schaarschmidt - HS-D 11 Themen zum Bearbeiten 1) Wie funktioniert RISC-V (eine offene Befehlsstruktur) 2) Was sind die Besonderheiten, Techniken und Strukturen der IA64-Architektur? 3) Was sind die Besonderheiten, Techniken und Strukturen der Intel P6- / P6000 - Architektur (Intel Pentium Pro)? 4) Was sind die Besonderheiten, Techniken und Strukturen der Intel Core i3-390M-/ i3-380M-/ i3-370M-/ i3-330M- Prozessoren? 5) Was sind die Besonderheiten, Techniken und Strukturen der Lattice EPC5UM-85 FPGA (in an Embedded Vision Project)? 27.03.2019 U.G. Schaarschmidt - HS-D 12 HS Düsseldorf (c) U.Schaarschmidt 6
Prozessor- und Rechnerarchitekturen 27.03.2019 Themen zum Bearbeiten II 7) Was sind die Besonderheiten, Techniken und Strukturen der Intel Atom N450-Prozesoren? 8) Was sind die Besonderheiten, Techniken und Strukturen der AMD Athlon II P320-Prozesoren? 9) Was sind die Besonderheiten, Techniken und Strukturen der Intel Core i5-460M-/430-/450- / 560- / 660- Prozessor? 10)Was sind die Besonderheiten, Techniken und Strukturen der Intel Pentium Dual Core T4500-CPU? 11)Was sind die Besonderheiten, Techniken und Strukturen der AMD Athlon II X2 P320- / P340- CPU? 12)Was sind die Besonderheiten, Techniken und Strukturen der AMD Athlon II X3 440 Triple Core CPU? 27.03.2019 U.G. Schaarschmidt - HS-D 13 Themen zum Bearbeiten III 13)Was sind die Besonderheiten, Techniken und Struktu- ren der ARM-7 / ARM-9 / ARM-11 Architektur? 14)Was sind die Besonderheiten, Techniken und Strukturen der Cortex-M0/ -M3/ -M4-Architektur? 15)Was sind die Besonderheiten, Techniken und Struk- turen der Cortex-A8/ -A9/ - A15-Architektur? 16)Was sind die Besonderheiten, Techniken und Strukturen der DSP-Architekturen? 17)Warum und wann macht es Sinn ein FPGA und einen Prozessorkern oder einen Prozessor und einen DSP zu kombinieren (on Chip besser als auf einem Board)? 27.03.2019 U.G. Schaarschmidt - HS-D 14 HS Düsseldorf (c) U.Schaarschmidt 7
Prozessor- und Rechnerarchitekturen 27.03.2019 Themen zum Bearbeiten IV 19) Was sind die Besonderheiten, Techniken und Strukturen der C2000 / C28x (Texas Instruments) - Architektur? 20) Was sind die Besonderheiten der infineon XMC microcontroller platform? 21) Was wurde an der Cortex-M0 (neuer Cortex-M0+) verbessert / verändert, dass mehrere Hersteller diese MCU lizensiert haben? 22) Wie arbeiten die Cores in Multi-Core-Prozessoren / Controller zusammen bzw. mit Cache und Arbeitsspeicher? 23) Cypress PSoC® 5LP (evtl. mit Eval-Board FreeSoC2 von Sparcfun) 27.03.2019 U.G. Schaarschmidt - HS-D 15 Themen zum Bearbeiten V 25) Was sind die Besonderheiten, Techniken und Strukturen des MediaTalk MT65577? 27) Was sind die Besonderheiten, Techniken und Strukturen des Qualcom MSM7227A? 28) Was sind die Besonderheiten, Techniken und Strukturen des Intel Atom Z2460? 29) Was sind die Besonderheiten, Techniken und Strukturen des HiSilicon K3V2? 30) Was sind die Besonderheiten, Techniken und Strukturen des Mali 400MP? 31) Was sind die Besonderheiten, Techniken und Strukturen des PowerVR SGX 531, SGX 540? 27.03.2019 U.G. Schaarschmidt - HS-D 16 HS Düsseldorf (c) U.Schaarschmidt 8
Prozessor- und Rechnerarchitekturen 27.03.2019 Themen zum Bearbeiten VI 32) Was sind die Besonderheiten, Techniken und Strukturen des Qualcom ADRENO 200? 33) Was sind die Besonderheiten, Techniken und Strukturen des HiSilicon Immersion.16? 34) Was sind die Besonderheiten, Techniken und Strukturen des Intel CORE I5-3317 U? 35) Was sind die Besonderheiten, Techniken und Strukturen des Intel HD 4000? 36) Was sind die Besonderheiten, Techniken und Strukturen der Cortex A7 und A9? 37) Was sind die Besonderheiten, Techniken und Strukturen des AMD JAGUAR? 27.03.2019 U.G. Schaarschmidt - HS-D 17 1.Übungsaufgabe (bitte Notizen machen + ergänzen): a)Was bedeutet RISC (ausführlich)? b)Was bedeutet CISC (ausführlich)? c)Wie funktioniert eine von Neumann Architektur? d)Wie funktioniert die Harvard-Architektur? e)Was sind die Vor- und Nachteile von Pipelining? f)Was ist eine superscalare Architektur? g)Was ist ein Cross-Bar-Switch? h)Wie funktioniert ein Event-System? i)Was kann man sich unter SIMD (Single Instruction Multiple Data) vorstellen? Alle Aufgaben in der ersten Übung geschafft 27.03.2019 U.G. Schaarschmidt - HS-D 18 HS Düsseldorf (c) U.Schaarschmidt 9
Prozessor- und Rechnerarchitekturen 27.03.2019 Z80 – Familie (von Zilog) 1976 wurde der Z80 in den Verkehr gebracht (also recht schnell, nachdem 1971 dem ersten I4004, 1972 I8008), Erweiterte Von Neumann-Architektur, Adressen für Memory und Speicher gemapped (so, dass volle 16 Bit f. Speicheradressierung (64kB) bleiben), extra Befehle für I/O somit extra Adressen; BCD-Operationen durch Half-Carry-Flag möglich Alle 78 Befehle des 8080 und 80 zusätzliche. 27.03.2019 U.G. Schaarschmidt - HS-D 19 Zilog Z80 – System Aufbau eines Z80 - Systems Datenbus Clock Z 80 - A ROM RAM PIO CPU B Adressbus Spannungs- versorgung Steuerungsbus Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 20 HS Düsseldorf (c) U.Schaarschmidt 10
Prozessor- und Rechnerarchitekturen 27.03.2019 Architektur Zilog Z80 - System (interner) Datenbus B C B' C' A F Befehlsdeco- dierer, D E D' E' A' F' IR, H L H' L' Steuerwerk IX IY SP ALU PC Adressbus Steuerungsbus Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 21 Modernere Zilog-Prozessoren Ab ca. 1989 Einsatz im Nintendo GameBoy, Nachfolger: Z800 (8-Bit-CPU), Z8000 (16-Bit-CPU) im Desktop-Bereich, Heutige Baureihen: Z8, Z80, eZ80, Z180 im Embedded-Bereich unter Beibehaltung der grundsätzlichen Z80- Architektur 27.03.2019 U.G. Schaarschmidt - HS-D 22 HS Düsseldorf (c) U.Schaarschmidt 11
Prozessor- und Rechnerarchitekturen 27.03.2019 Modernere Zilog-Prozessoren Z180-CPU 33MHz, 1MB Speicher, Z380-CPU, interne 32Bit-Architektur, 4GB Speicher, eZ80, 8Bit_MCU mit bestimmten 14 oder 24-Bit- Operationen, Z80-Modus erlaubt Ablauf von 30 Jahre alten Programmen; Pipeline, Prozessorzustände: Halt, Sleep, Interrupt, Debug, Address and Data Long (ADL). Heute: Eingebettete CPUs, MCUs, DSPs Zilog Zatara ASSP erster 32-Bit-Mikrocontroller auf der Basis eines ARM9-Prozessorkerns 27.03.2019 U.G. Schaarschmidt - HS-D 23 AT&T WE32100 32-Bit-Architektur (aus den 80er Jahren), LittleE 32-Bit Adress- und Datenbus mit 32-Bit CPU, 18 MHz Takt mit 2 MIPS Verarbeitungsleistung, Komponentenbasiert: Main Controller – Holen, Decodieren, Steuerung von Fetch – und Execute-Unit während einer Befehlsausführung; Behandlung von Interrupts, Fetch-Unit – Bereitstellen von Operanden aus dem Speicher; eigener Controller, Instruction-Cache für 64 * 32-Bit-Worte, Instruction Queue (Prefetching), Rechenwerk für Adressberechnungen; Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 24 HS Düsseldorf (c) U.Schaarschmidt 12
Prozessor- und Rechnerarchitekturen 27.03.2019 Zur Erinnerung: Little-Endian / Big-Endian Darstellung der Zahl 258(10) = 100000010(2) Little-Endian: 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 7……………………..0.15……………………8.23…………………16.31…………………..24 Big-Endian: Big-Endian: 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 31…………………..24.23…………………16.15…………………..8..7……………………0 27.03.2019 U.G. Schaarschmidt - HS-D 25 AT&T WE32100 Komponentenbasiert: Execute-Unit – Ausführung aller arithmetischen, logischen, Shift- und Rotationsoperationen und Berechnung der Werte für Flagregister; Execute-Controller umfasst sechzehn 32-Bit-Register für den Benutzer, interne Register (ohne Benutzerzugriff), steuert die Abläufe in dieser Einheit und betreibt eine ALU (s.a. folgende Folie) – bis 2MByte Speicher. Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 26 HS Düsseldorf (c) U.Schaarschmidt 13
Prozessor- und Rechnerarchitekturen 27.03.2019 AT&T WE32100 Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 27 AT&T WE32100 Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 28 HS Düsseldorf (c) U.Schaarschmidt 14
Prozessor- und Rechnerarchitekturen 27.03.2019 AT&T WE32100 Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 29 Motorola 68k-Familie Von von vorneherein 8 bis 32 Bit (nicht wie Intel) Verarbeitungsbreite eine 32Bit-Familie. 68008, 68000 (intern 32 Bit, 1979), 68010, 68020, 68030, 68040, 68060, Embedded Controller als Fortsetzung: MC683xx (DragonBall), 68070 (von Valvo jetzt nxp) Motorola -> Freescale (Halbleiter) -> nxp (ausgegliederte Halbleitersparte von Philips / Valvo) Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 30 HS Düsseldorf (c) U.Schaarschmidt 15
Prozessor- und Rechnerarchitekturen 27.03.2019 Motorola 68k-Familie Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 31 [Wikipedia: Motorola 68000] 27.03.2019 U.G. Schaarschmidt - HS-D 32 HS Düsseldorf (c) U.Schaarschmidt 16
Prozessor- und Rechnerarchitekturen 27.03.2019 Motorola 68k-Familie Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 33 Motorola 68k-Familie Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 34 HS Düsseldorf (c) U.Schaarschmidt 17
Prozessor- und Rechnerarchitekturen 27.03.2019 Motorola 68k-Familie Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 35 Motorola 68k-Familie embedded Controller Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 36 HS Düsseldorf (c) U.Schaarschmidt 18
Prozessor- und Rechnerarchitekturen 27.03.2019 Motorola 68k-Familie embedded MCU, MC68VZ328 Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 37 SPARC - SUN RISC SPARC -> Scalable Processor ARChitecture (im Sinne der Halbleiter- Architektur ECL, CMOS), 27.03.2019 U.G. Schaarschmidt - HS-D 38 HS Düsseldorf (c) U.Schaarschmidt 19
Prozessor- und Rechnerarchitekturen 27.03.2019 SPARC - Architektur Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 39 Ultra - SPARC - Architektur Oberschelp/Vossen, 2006 27.03.2019 U.G. Schaarschmidt - HS-D 40 HS Düsseldorf (c) U.Schaarschmidt 20
Prozessor- und Rechnerarchitekturen 27.03.2019 Ultra - SPARC III - Architektur 27.03.2019 U.G. Schaarschmidt - HS-D Oberschelp/Vossen, 2006 41 Alpha Prozessoren (von) 1992 - DEC shows 125MHz Alpha (64 Bit) Digital Equipment Corporation (DEC) Alpha in Guinness Book of Records! 1992- November: The Alpha processor (150 MHz) set a record as the “fastest microprocessor available”. 1996 - 21164 processor from Samsung 2002 - Compaq Computer Corp. 2003 - 01 - 20 This is the "D" day! Last but one Alpha processor was released by Hewlett Packard 27.03.2019 U.G. Schaarschmidt - HS-D 42 HS Düsseldorf (c) U.Schaarschmidt 21
Prozessor- und Rechnerarchitekturen 27.03.2019 Zusammenfassung Alpha Die Alpha-Architektur ist eine “reine” 64 Bit RISC Architektur, keine 32 Bit Architektur die nur um 64 Bit- Befehle erweitert wurde (Erweiterung der VAX auf PC). Mit einer Software-Bibliothek (PALCode) wird Microcode vermieden. Die Prozessoren können mit einer hohen Taktfrequenz gebaut werden und waren zu dieser Zeit schon verfügbar. Einsatzbereich: vom Büro-PC bis Parallelrechner. Alleine die aktuellen Kosten schränken den Einsatzbereich ein. UNIX-Systeme auf Basis von 64-Bit Prozessoren sind Jahr - 2038 - kompatibel ! 27.03.2019 U.G. Schaarschmidt - HS-D 43 Technischer Hintergrund 6-stufige Pipeline für Integer-, 10-stufige Pipeline für Floating-Point-Operationen, 2 superscalare Funktionseinheiten, Eine echte Verlagerung der Codeoptimierung für die o.a. Pipelines (mit Instruction Issue von 10), d.h., dass zwischen 2 Verzweigungsbefehlen mindestens 20 verzweigungsfreie Befehle eingefügt werden, in den Compiler ist nicht gelungen. Aus diesem Grund werden die Anwender / Programmierer im Architektur-Manual dringlich darauf hingewiesen, den Code selbst zu optimieren. 27.03.2019 U.G. Schaarschmidt - HS-D 44 HS Düsseldorf (c) U.Schaarschmidt 22
Prozessor- und Rechnerarchitekturen 27.03.2019 DEC Alpha (Station) Only microprocessor is nothing without computer. DEC introduces the AlphaStation 200 4/166 (featuring a 166- MHz Alpha 21064 processor, and PCI bus) for 6,995 USD, AlphaStation 200 4/233 (featuring a 233MHz 64-bit Alpha AXP 21064 processor, and PCI bus) for 11,750 USD, AlphaStation 400 4/233 (233MHz Alpha 21064 processor, and PCI bus) for 12,595 USD. Besides workstations Digital Equipment introduces a lot of servers – Alpha Server 1000 4/200 (for 15,970 USD), AlphaServer 2000 4/200 (for 18,070 USD), AlphaServer 2100 4/275 (for 21,940 USD) and the best in the end - DEC 7000 Model 700 multiprocessor enterprise server (for 120,000 USD). 27.03.2019 U.G. Schaarschmidt - HS-D 45 Cray full of Alpha's (1995/96) The T3E series of supercomputers was announced by Cray Research, Inc., near the end of 1995. The T3E is a massively parallel processing (MPP) system, designed for use on technical applications in scientific computing. A T3E system contains a large number of processing elements (PE), arranged in a 3D network. Each PE consists of a DEC Alpha EV5 RISC microprocessor. Cray used current version of Alpha 21164A (EV56) at 675 MHz. In one Cray T3E system may be from 40 (model LC40) to 2,176 (model LC2176) processing elements (320 to 17,408 Alpha processors!). Minimum capacity of RAM memory is from 10 GB (for LC40) to 544 GB (for LC2176). They can give peak performance from 54 GFLOPS to 3 TFLOPS. All these configurations have liquid cooling. 27.03.2019 U.G. Schaarschmidt - HS-D 46 HS Düsseldorf (c) U.Schaarschmidt 23
Prozessor- und Rechnerarchitekturen 27.03.2019 Alpha in Ice age (or backward?) 2002 Compaq Computer Corp. today announced that Compaq's high performance AlphaServer systems and StorageWorks products were the technologies used to power the animation process for ICE AGE, the high- tech, full-length animated film just released by Twentieth Century Fox. A total of 512 1U Compaq AlphaServer DS10L systems were configured into 13 RenderWalls, running Tru64 UNIX operating system. In addition, Compaq's TruCluster Server clustering system was used with multiple AlphaServer ES40 systems, providing more than 3 Terabytes of clustered storage for production. 27.03.2019 U.G. Schaarschmidt - HS-D 47 Introduction of 21364 (2003) This is the "D" day! Last but one Alpha processor was released by Hewlett Packard. Processor of Digital Equipment from Compaq computers was introduced by HP before implanting of Intel processors. Is it clear? ;-) 21364 is the first Alpha processor with integrated L2 cache. Its maximal internal clock is 1 GHz and 1.15 GHz. 27.03.2019 U.G. Schaarschmidt - HS-D 48 HS Düsseldorf (c) U.Schaarschmidt 24
Prozessor- und Rechnerarchitekturen 27.03.2019 Firma MIPS MIPS Technologies ist der Nachfolger des Prozessorgeschäfts von MIPS Computer Systems, Inc., welches 1984 gegründet und 1992 von Silicon Graphics, Inc. an sich gezogen wurde. Silicon Graphics, Inc. hält mehr als 80 Prozent Eigentum von MIPS Technologies, Inc. Durch Entwicklungen auf dem embedded Markt arbeitet MIPS mit vielen namhaften Firmen zusammen, wie beispielsweise Broadcom Corporation, LSI Logic Corporation, NEC Corporation, Philips Semiconductors, Texas Instruments, Toshiba Corporation, Commquest (IBM), Sony Corporation. 27.03.2019 U.G. Schaarschmidt - HS-D 49 MIPS - Architektur „Die MIPS-Architektur entfaltet ihre Kraft in einer Reihe von Anwendungen wie Laser-Drucker von Hewlett-Packard, Okidata und Lexmark sowie zahlreichen Kopierern, genauso wie Routern von Cisco, Bay Networks und mehr.” 27.03.2019 U.G. Schaarschmidt - HS-D 50 HS Düsseldorf (c) U.Schaarschmidt 25
Prozessor- und Rechnerarchitekturen 27.03.2019 MIPS – Architektur - Superpipelining • Erste Implementation des Superpipelining in der MIPS R4000-Architekturverbunden mit einer Erweiterung der 4-stufigen Pipeline auf 8 Stufen. • Weiterhin wurde die Taktfrequenz der Pipeline gegenüber der ehemaligen CPU-Taktfrequenz verdoppelt, so dass auch dort der effektive Durchsatz verdoppelt wurde (solange keine Daten- und Steuerflusskonflikte auftreten). 27.03.2019 U.G. Schaarschmidt - HS-D 51 Superpipeline [Herrmann,2011] 27.03.2019 U.G. Schaarschmidt - HS-D 52 HS Düsseldorf (c) U.Schaarschmidt 26
Prozessor- und Rechnerarchitekturen 27.03.2019 Superpipeline [Herrmann,2011] 27.03.2019 U.G. Schaarschmidt - HS-D 53 MIPS – Architektur - Superpipelining • Eine Erweiterung auf 16 bzw. 32 Stufen hat keine Verbesserung sondern ein Verschlechterung des Durchsatzes von Superpipelines gebracht. • Der Zusammenhang kann u.a. in einer Zunahme der Datenabhängigkeiten sowie einer Verlängerung des kritischen Pfades vermutet werden. 27.03.2019 U.G. Schaarschmidt - HS-D 54 HS Düsseldorf (c) U.Schaarschmidt 27
Prozessor- und Rechnerarchitekturen 27.03.2019 Pipeline-Tiefe versus Durchsatz [Herrmann,2011] 27.03.2019 U.G. Schaarschmidt - HS-D 55 MIPS - Adressierungsarten [Patterson, 2011] 27.03.2019 U.G. Schaarschmidt - HS-D 56 HS Düsseldorf (c) U.Schaarschmidt 28
Prozessor- und Rechnerarchitekturen 27.03.2019 Abstrakte Darstellung eines Teils des MIPS-Befehlssatzes [Patterson, 2011] 27.03.2019 U.G. Schaarschmidt - HS-D 57 Text zur vorangegangenen Folie 27.03.2019 U.G. Schaarschmidt - HS-D 58 HS Düsseldorf (c) U.Schaarschmidt 29
Prozessor- und Rechnerarchitekturen 27.03.2019 ARM – Historie (aktuelle Themen werden von anderen vorgetragen) 1/2 „Die Wiege der ARM-Prozessoren ist in der Firma Acorn Electronics zu finden, welche 1978 von Adam Curry und Hermann Hauser in England gegründet wurde. Groß geworden ist die Firma mit der Herstellung von 8-Bit Homecomputern, von denen der BBC Micro-Rechner (’82) wohl als der Durchbruch bezeichnet werden kann. Dieser, in Kooperation mit der Sende-Anstalt BBC verkaufte Rechner wurde in fast allen Schulen installiert, als Begleitwerk für edukative BBC- Sendungen. Auch als Homecomputer verkaufte sich der BBC Micro formidabel. BBC Micro's Features, wie Networking, (Pseudo-) Multiprozessorbetrieb...., waren ein frühes Zeichen für die Innovativität, Creativität und den Mut der Firma Acorn.“ 27.03.2019 U.G. Schaarschmidt - HS-D [Uni-Trier] 59 ARM – Historie (aktuelle Themen werden von anderen vorgetragen) 2/2 „Begeistert von der RISC-Philosophie wurde 1983 ein, im Chipdesign unerfahrenes Entwicklungsteam unter der Leitung von Steve Furber zusammengetrommelt, bestehend aus Acorn Entwicklern und RISC- Forschern der Berkeley University, mit Verstärkung in Form erfahrener Hardware-Designer aus dem Hause VLSI. Natürlich konnte nach anderthalb Jahren Entwicklungszeit hieraus nur etwas Simples und Kleines entstehen, aber dies war durchaus in Acorns Sinne, wie das folgende Zitat Hermann Hausers belegt: "... when we decided to do a microprocessor on our own, I made two great decisions - I gave them two things which National, Intel and Motorola had never given their design teams: the first was no money; the second was no people. The only way they could do it was to keep it really simple." Voller Stolz taufte Acorn den 1. kommerziellen RISC-Prozessor Acorn.“ [Uni-Trier] 27.03.2019 U.G. Schaarschmidt - HS-D 60 HS Düsseldorf (c) U.Schaarschmidt 30
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